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雷鋒網按：本文作者李一雷，UCLA博士生，矽說（微信號：silicon_talks）主筆。
近段時間，關注業界消息的朋友們可能會發現Wireline SerDes這部分突然就火起來了，動不動就出個大新聞。比如景略推出了56Gb/s的超高速SerDes、做SerDes的初創公司Kandou Bus融到了1500萬美元，甚至于核彈廠Nvidia都要來摻一腳推出自己的NvLink。如此的盛景，不禁讓大家想起了十年前每家公司都在爭相推出自己的射頻芯片產品一樣。本文將分析Wireline產品繁榮背后的推動因素。
| 摩爾定律衰落與異質集成興起
摩爾定律發展至今一直是半導體行業的綱領性文件，在讓行業狂飆猛進半個世紀之后，終于遇到了瓶頸。這個瓶頸第一來自于經濟學，第二來自于物理定律。
從經濟學的角度，本來摩爾定律的目標就是通過工藝制程進步縮小特征尺寸讓相同功能的芯片需要的晶圓面積更小。工藝制程進步所需的研發成本和mask制作的NRE成本上升，而每塊芯片的制造成本下降。在之前的幾十年里，工藝制程研發成本和mask制作的NRE成本上升平攤到每塊芯片中不會抵消太多芯片制造成本的下降，從而使用新工藝的芯片的總成本相對于舊工藝會下降。然而，在最新的工藝中，由于新工藝的mask NRE成本非常高，生產的芯片必須出貨量非常大才能保證攤薄NRE成本上升，這對于很多芯片設計公司來說風險很大。因此經濟學角度對于摩爾定律的驅動力大大下降了。
從物理學角度來說，障礙主要來源于量子效應和光刻精度。當特征尺寸縮小到10nm的時候，柵氧化層的厚度僅僅只有十個原子那么厚，在那個時候會產生諸多量子效應，導致晶體管的特性難以控制。
晶體管成本隨特征尺寸縮小而減小的趨勢正在慢慢趨緩
為了延續摩爾定律，半導體行業提出了異質集成的方法。“異質集成”顧名思義就是把使用不同工藝的芯片集成在一起，這種集成可以在封裝而不是在晶圓上完成。在傳統的SoC中，所有模塊必須使用同一種工藝。SoC中的數字電路模塊會希望使用先進制程以實現更好的集成度以及更高的性能。然而，對于射頻、模擬以及混合信號模塊，先進制程并不能帶來顯著的改善。由于先進制程的電源電壓會偏低，模擬/射頻/模擬信號模塊的性能在先進制程下反而可能更差。使用異質集成的話，模擬/射頻/混合信號模塊等不需要最先進工藝的模塊可以用較成熟且廉價的工藝實現，而數字模塊則可以由先進工藝實現。不同模塊可以用封裝技術集成在同一封裝中，而模塊間的通訊則使用高速接口。
當這種異質技術真正成熟后，Marvell創始人Sehat Sutardja在ISSCC 2015演講中提到的MoChi架構就能真正實現：不同工藝生產的芯片像樂高積木一樣集成在封裝里并使用通用的高速接口通信；當需要一個新的模塊集成到系統中時只需要設計新的模塊芯片并改一下封裝即可，不再需要重新去設計并生產新的SoC。
異質集成的MoChi結構，ISSCC2015
可見異質集成如果想要延續摩爾定律的輝煌，關鍵在于封裝技術和高速接口技術。對于封裝技術，業界一些廠商在力推TSV(Through Silicon Via)技術，即把多塊芯片用三維堆疊的形式放在一起，然后在不同的芯片間打通孔并制作銅連線，使得芯片間可以經由這些連線實現通信。TSMC則在推廣2.5D技術CoWoS (Chip-on-Wafer-on-Substrate) 和InFO (Integrated Fan-Out) ，基本概念是把多塊芯片集成到同一塊載體(Interposer)并在載體上制作芯片間的連線。蘋果iPhone7中的A10處理器就使用了TSMC的InFO技術。
至于高速接口技術，就必須使用Wireline SerDes技術。對于異質集成中的Wireline SerDes技術，其應用特點是互聯長度短（通常在1cm以內），但是需要SerDes在提供高帶寬的情況下嚴格控制功耗，而且對于傳輸延遲有一定需求。
從技術角度分析，由于互聯線長度短，因此在設計SerDes的時候對于互聯線的衰減和頻域notch不用太過擔心。但是，由于異質集成技術有很大的機會會用到移動設備，因此功耗不能太大。有一個常用的指標來衡量SerDes的性能，即能效（energy efficiency）。能效的單位是bit/pJ，即SerDes傳輸1bit數據所需要的能量。從物理上是pJ/bit又可以等效為Gb/s/mW，即SerDes以等效1Gb/s數據率傳輸數據時需要多少毫瓦。在各類SerDes文獻里常?？梢钥吹竭@個指標。
另一個技術要求是延遲，這個指標很多論文不是經常提到但是其實非常重要，尤其是在使用異質集成的內存接口（如HBM）中。從計算機架構的角度來說，一旦處理器在取數據時候發現數據必須到內存里才能拿到，就很有可能必須停下來等數據，直到數據取回到處理器才能繼續工作。所以內存接口的延遲越大，處理器等下來等的時間就會越長，從而嚴重影響處理器運行程序的效率，因此wireline SerDes的延遲必須越小越好。而且重要的一點是SerDes的延遲和帶寬并不是特別相關，完全可能出現帶寬很大但是延遲也很長的情況。這就好比你如果用集裝箱大貨輪去運貨，吞吐量（帶寬）很大，但是前期的準備過程也很長（申請，報批，裝貨等等），因此延遲和帶寬都很大。顯然，用在異質集成中的SerDes我們希望帶寬大但是延遲很小，這就意味著SerDes PHY的傳輸協議需要比較簡潔。
小結：Wireline SerDes技術是延續摩爾定律的異質集成方案中的關鍵技術，此類SerDes的關鍵指標是能效。
| 大數據與萬物智能時代的來臨
在大數據與萬物智能時代，我們用大數據去訓練機器學習算法模型，從而給各種工業產品（汽車，家電等等）賦予人工智能。那么，大數據和萬物智能又和wireline SerDes有什么關系呢？當然有關！在大數據時代，如果說聚集海量服務器的數據中心是人工智能的大腦，那么保證數據中心中數據自由在服務器間流動的數據互聯就是大腦里的血管。而實現這“血管”的技術，就是wireline SerDes。在當代大數據時代，為了實現大數據的可擴展性存儲，會使用分布式數據庫。例如，你在訪問Google之類的網站時，點擊一個“搜索”操作，會需要海量的數據才能完成你的搜索請求，而這些數據都不可能存儲在一臺服務器里，而是必然存儲在許多臺服務器中。那么，為了完成你的請求，這些數據最終都會需要匯聚到一臺或者幾臺服務器中，這就需要wireline。另外，隨著分布式運算的流行，在數據中心，計算往往是在不同的服務器完成的，也需要使用wireline實現的數據互聯。
數據中心中的數據互聯
目前已經有許多廠商在從事數據中心級數據互聯wireline的開發，一個典型的例子就是InPhi，為數據中心同時提供基于光互聯和銅導線互聯的產品。用于數據中心的wireline主要要求是高帶寬，至于功耗之類的不是第一位的考量。數據中心的數據流往往是持續不斷的，因此高帶寬意味著高吞吐量。再回到之前提到的貨運的比喻，數據中心的貨運是持續不斷的高貨運量，因此使用集裝箱貨輪是最合適的。雖然之前的準備時間（延遲）很長，但是這點時間（延遲）相對于后面貨運（數據）的傳送時間來說可以忽略不計。與芯片間互聯的數據互聯的關鍵區別是：芯片間互聯的數據流是突發的，每一筆請求都需要盡快處理，于是要求低延遲；而數據中心中的數據流是持續不斷的，完成每一筆請求的延遲要求不大（對用戶來說Google上點了搜索按鈕后響應時間是1毫秒還是100毫秒在感覺上并沒有區別），但是需要在單位時間內處理盡可能多的請求，于是要求極高帶寬。
小結：Wireline技術也是大數據時代數據中心的關鍵技術，此類SerDes的關鍵指標是高帶寬。
| Wireline的技術挑戰
對于芯片間互聯的wireline來說，技術上主要的挑戰是如何平衡好帶寬，延遲，成本和功耗之間的平衡。為了實現高帶寬，最簡單的做法就是增加芯片間的連線數量，但是封裝內連線數量上升會導致成本上升。所以，為了降低成本，需要在帶寬不下降的情況下減少連線數量，也就是說每根線上的數據帶寬需要夠大，而每根線上實現高數據帶寬往往需要更大的功耗。一種減小功耗的方法是減小互聯線上的信號擺幅同時使用較復雜的信號處理方法來恢復數據，而這往往會增加延遲。另一種減小功耗的方法是減小互聯線的長度以減小信號衰減，而這就會需要更高級的封裝技術來實現高密度集成，也就是說成本會上升。如何實現這幾個關鍵指標的平衡是非常有挑戰性的。
芯片間Wireline互聯需要在帶寬，延遲，功耗和成本之間做權衡
對于數據中心的互聯來說，關鍵的挑戰是如何低成本地實現高帶寬。光互聯可以實現非常高的帶寬，然而光互聯的成本很高。傳統的銅線互聯的成本較低，但是在實現數據中心的高帶寬通信時會遇到一些棘手的問題，最關鍵的就是信號完整性問題。數據中心的互聯線長度很長，因此會導致高頻信號的強烈衰減。除此之外，對數據中心級別的互聯線，必須考慮傳輸線效應，在數據率很高的情況下必須考慮信號反射。這兩點都會導致信號完整性的問題，在傳輸端完美的波形到了接收端就幾乎無法分辨。為了解決這個問題，必須使用信道均衡技術（equalization），把數據重新變回原來的樣子。
典型的銅互聯頻率響應，在高頻（15GHz）處有巨大衰減（>30 dB）
為了克服數據傳輸通道非理想性，需要使用equalization技術。左邊是未使用equalization時雜亂無章的數據眼圖，右邊是使用equalization后清晰的數據眼圖
| 結語
Wireline技術興起背后的推動力包括異質集成興起以及數據中心的需求。前者對應連線距離短而高能效的SerDes，而后者則需要連線距離長而高帶寬的SerDes。下篇文章中將會介紹一些wireline的關鍵技術，敬請期待。
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